一种超低功耗、容错的静态随机存储器设计

摘要

随着移动通信、生物医学和空间应用的不断发展，半导体数字系统呈现出低功耗的发展趋势。作为数字系统的重要组成部分之一的存储器，在低功耗方面受到了格外关注。然而，由于静态随机存储器(SRAM)亚阈值工作时，会降低静态噪声容限(SNM)，这给亚阈值SRAM的设计带来了很大难度。在亚阈值电源电压下，传统的六管SRAM存储单元由于没有足够的噪声容限而不能很好的工作。为了在亚阈值工作下实现超低功耗，有研究机构指出通过采用读/写分开机制能够有效地解决静态噪声容限降低的问题。
　　 本文设计了一款1K×8bits的超低功耗同步时序SRAM芯片，采用基于双互锁存储单元(DICE)结构的SRAM存储单元来消除传统DICE存储单元读操作时的缺陷。利用TSMC90nm CMOS工艺对SRAM进行了仿真。仿真结果显示：当电源电压VDD为0.3V时，该SRAM工作频率最大可达到2.7MHz。此时，功耗仅为0.35μW；而当VDD为1V时，最大工作频率为58.2MHz，功耗为83.22μW。此外，本文设计的存储单元中晶体管数量比传统六管SRAM存储单元中晶体管数量多，因此单元面积有所增加。本课题主要完成了一款新的SRAM存储单元的设计，即在解决超低功耗和防辐射这两个问题的同时来完成大容量存储器的设计。