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机译:面积高效的高速3D DW处理器架构
Sch. of Electron., Queen's Univ. Belfast;
digital arithmetic; discrete wavelet transforms; field programmable gate arrays; hardware description languages; image processing; microprocessor chips; 3D discrete wavelet transform; VHDL; Xilinx Virtex-E FPGA; distributed arithmetic; fMRI image; five-level DWT an;
机译:使用并行子系统架构的混合密码系统(AES-RC4)的区域高效和高速硬件结构
机译:用于3D的新型DWT / IDWT架构,具有九阶段2D并行处理,使用分流分布式算术
机译:高速区域高效的三维二进制加法器的高效VLSI体系结构
机译:NIST二进制字段上的基于FPGA的高速,高效区域椭圆曲线加密处理器
机译:高速进程间通信体系结构,用于基于FPGA的分子动力学硬件加速。
机译:光谱域光学相干显微镜的高速处理架构
机译:高速区域高效递归DFT / IDFT架构ʳ