电流积分放大器电路、M接头DFE电路以及半导体集成电路芯片

摘要

本发明涉及电流积分放大器电路、M接头DFE电路以及半导体集成电路芯片。提供了用于将DC偏移加到电流积分放大器的输出的电容性电平移位电路和方法。例如，电流积分放大器包含输入放大器级和输出偏移电路。输入放大器级包含输入节点、第一输出节点、连接在第一输出节点与电源节点之间的第一开关。输出偏移电路被连接到输入放大器级的第一输出节点以及电流积分放大器电路的第二输出节点。输出偏移电路包含第一串联电容器，其耦合在输入放大器级的第一输出节点与电流积分放大器电路的第二输出节点之间。输出偏移电路可开关地将偏置电压连接到第二输出节点，并对第一串联电容器充电，以便将DC偏移加到电流积分放大器电路的第二输出节点。

说明书

技术领域

技术领域一般涉及用于信号处理的模拟放大器，特别涉及用于将DC 偏移电压加到基于电流积分的放大器的输出的电路和方法。

背景技术

信号放大是模拟、混合信号、射频（RF）电子系统中执行的最基本的 功能之一。在较低信号频率下，高增益放大器可用一般用在运算放大器（运 放）设计中的电路拓扑来实现，这种放大器所耗散的功率能够较低（特别 是在所需带宽远远小于100MHz的条件下）。然而，类似运放的电路不提 供用于处理较高信号频率（例如高于几GHz）的足够的带宽，故在这些频 率范围内使用不同的放大器拓扑（通常为开环型）。

用于几GHz频率的宽带开环放大器的最为常见的实例之一是电阻器 加载（resistor-loaded）的差动放大器。放大器级包含由差动晶体管对构成 的差动输入级、负载电阻器和尾（tail）偏置电流源。这种差动放大器拓扑 常常称为电流式逻辑（CML）级，因为其为该逻辑族的基本构成块。这种 类型的放大器的带宽常常受到输出节点上的RC时间常数的限制，输出节 点上的RC时间常数必须通过增大偏置电流而对于高频应用最小化。结果， 放大器的功率耗散在需要非常大的带宽（例如10GHz）时不受欢迎地高。

电阻器加载差动放大器的一种更具功率效率的替代为电流积分放大 器，其中，负载电阻器用各个输出节点上的可复位电容器以及晶体管开关 代替，晶体管开关受到时钟信号的驱动，以便在复位阶段和积分阶段进行 电容器的充电和放电。寄生电容上的积分电流基本上比电阻性电流-电压转 换具有大得多的功率效率。使用典型的电路参数，电流积分放大器的功率 耗散可以比电阻性加载放大器低一个量值数量级。电流积分放大器电路通 常用在模拟信号求和电路中，以便以通过使用电流积分电路使能的高功率 效率使得信号求和成为可能。

发明内容

本发明的示例性实施例一般包括用于将偏移电压加到基于电流积分的 放大器的输出的电路和方法。特别地，本发明的示例性实施例包括用于将 DC偏移加到电流积分放大器的输出的电容性电平移位电路和方法。

在一示例性实施例中，电流积分放大器电路包含输入放大器级和输出 偏移电路。输入放大器级包含输入节点、第一输出节点、连接在第一输出 节点和电源节点之间的第一开关。输出偏移电路连接到输入放大器级的第 一输出节点以及电流积分放大器电路的第二输出节点。输出偏移电路包含 耦合在输入放大器级的第一输出节点和电流积分放大器电路的第二输出节 点之间的第一串联电容器。输出偏移电路可开关地将偏置电压连接到第二 输出节点，对第一串联电容器进行充电，以便将DC偏移加到电流积分放 大器电路的第二输出节点。

在本发明另一示例性实施例中，具有输入放大器级和输出偏移电路的 电流积分放大器电路在M接头（M-tap）DFE（决策反馈均衡器）电路中 使用，其中，电流积分放大器电路作为求和器运行，以便将推测性 （speculative）的DFE反馈接头作为DC偏移加到所接收的数据信号。

联系附图，阅读下面对本发明示例性实施例的详细介绍，将会明了本 发明的这些以及其他示例性实施例、实施形态和特征。

附图说明

图1为电阻器加载差动放大器的原理电路图；

图2A为电流积分放大器的原理电路图；

图2B为具有电阻性源极负反馈（resistive source degeneration）的电 流积分放大器的原理电路图；

图3示出了示例性波形，其示出了图2A的电流积分放大器的运行模 式；

图4为使用电流积分求和器和第一接头推测的半比率（half-rate）M 接头DFE（决策反馈均衡器）的结构框图；

图5为图4的DFE结构中的电流积分求和器的原理电路图；

图6为半比率M接头DFE结构的框图，其中，一个电流积分求和器 驱动用于推测的多个并联路径；

图7A为根据本发明一示例性实施例的电流积分放大器的原理电路图， 其具有串联电容器，用于将DC偏移加到电流积分放大器的输出。

图7B示出了示例性波形，该波形示出了图7A的电流积分放大器的运 行模式；

图8为根据本发明一示例性实施例的数字可编程偏置电路的原理电路 图，其用于产生在图7A的电流积分放大器中使用的DC偏置电压VN和 VP；

图9为根据本发明另一示例性实施例的电流积分放大器的原理电路 图，其具有串联电容器，用于产生具有不同DC偏移的多个差动输出；

图10为根据本发明一示例性实施例的电流积分求和器的原理电路图， 其用于具有两个推测性接头的M接头DFE；

图11A示出了示例性波形，该波形示出了图10的电流积分求和器的 运行模式；

图11B示出了示例性波形，该波形示出了图10的电路中的积分器输 出电压的不完整复位；

图12为根据本发明另一示例性实施例的输出偏移电路的原理电路图；

图13示出了示例性波形，该波形示出了根据本发明一示例性实施例的 电流积分求和器的运行模式，其使用了图12的输出偏移电路。

具体实施方式

现在将关于将偏移电压加到基于电流积分的放大器的输出的电路和方 法详细讨论示例性实施例，特别是关于将DC偏移加到电流积分放大器的 输出的电容性电平移位电路和方法。在一开始，将参照图1-6介绍本发明 的原理可应用到的多种电路。

图1示出了差动放大器拓扑10，其包含电阻器加载电流式逻辑（CML） 级。放大器级10包含由差动晶体管对M0、M1构成的差动输入级以及负 载电阻器R。晶体管M0和M1的栅极（分别为节点AP和AN）为接收作 为输入的差动电压的差动输入。晶体管M0和M1的漏极（分别为节点ZN 和ZP）为输出差动电压的输出节点。放大器级10还包含尾电流源12，其 产生用于对放大器级10进行DC偏置的偏置电流I_BIAS。

这种差动放大器拓扑10常常称为电流式逻辑（CML）级，因为其为 该逻辑族中的基本构成块。这种放大器10的带宽常常受到输出节点ZP和 ZN上的RC时间常数的限制。为了保持足够的电路带宽，需要小的RC时 间常数。由于负载电容常常受制于应用，RC时间常数仅能通过减小R的 值来减小。为了保持放大器增益并在放大器输出上建立足够的信号电压， R的减小必须伴有偏置电流I_BIAS的相称的增大。结果，放大器10的功率 耗散可能在需要非常大的带宽（例如10GHz）时不受欢迎地高。

图1的电阻器加载差动放大器10的更具功率效率的替代为电路积分放 大器，其基本拓扑在图2A中示出。图2A示出了电流积分放大器20，其 中，负载电阻器用各个输出节点ZP和ZN上的可复位电容器C以及受到 时钟信号CLK驱动的PMOS开关M2、M3代替。电容器连接在输出节点 ZP、ZN和地之间。对于最高功率效率，电容器C可被实现为布线、装置 和负载的寄生电容。图3示出了示例性波形图，其示出了图2A的电流积 分放大器的运行模式。

在图3中，波形（a）示出了输入到PMOS开关M2和M3的时钟信 号CLK，波形（b）示出了输出节点ZP和ZN的电压波形。如图3所示， 当时钟信号CLK为低时，积分器处于复位模式，PMOS晶体管M2、M3 将输出节点（ZP，ZN）上拉到正电源VDD。当时钟信号CLK变为高时， PMOS晶体管M2、M3被关断，复位周期结束，来自输入差动对（其受到 输入AP和AN的驱动）的漏电流开始对负载电容器C放电。在此“积分” 周期（T长（T long））期间，电荷在电容器C上累积（负向地）。采用 非零差动输入电压，来自输入差动对的漏电流不均衡，故输出节点以不同 的速率放电。到积分周期结束时为止，建立起正或负的差动输出电压，如 ZP、ZN的电压波形所示。在积分周期结束时，差动输出电压由另一电路 采样，例如在希望得到二进制输出的条件下的决策作出限幅器（slicer）或 比较器，或在需要模拟输出的条件下的采样/保持电路。于是，当时钟信号 CLK变低时，PMOS开关M2、M3重新开通，电容器电压被复位到正电 源。

寄生电容上的积分电流基本上比电阻性电流-电压转换具有大得多的 功率效率。在电阻性方案中，电阻值被有意选择为足够低，使得其阻抗大 大小于感兴趣的所有频率上的寄生电容的阻抗，这直接来自这样的早期要 求：放大器带宽通过将RC时间常数做得小来扩展。因此，需要高得多的 运行电流来用电阻性负载产生同样的输出电压水平。采用典型的电路参数， 如图2A所示的电流积分放大器的功率耗散可差不多比如图1所示的电阻 性加载放大器低一个量值数量级。

电流积分放大器20的差动输入级被用作跨导体，其将差动输入电压转 换为对输出节点进行放电的漏电流。此跨导体中的非线性性可限制电流积 分放大器的整体线性性。如果需要具有高线性性和低失真的电流积分放大 器，可用更为线性的跨导体电路替换图2A的简单的差动对。例如，图2B 示出了电流积分放大器22，其中，差动输入级包含负反馈电阻器RD和两 个分立的尾电流源24、26，以便提供电阻性源极负反馈，众所周知，其改 进了跨导体的线性性（以降低的增益为代价）。

图2A和2B的电流积分放大器具有单个（通常为差动）输入。电路构 思的直接概括为电流积分求和放大器或求和器，其接收多个输入信号。典 型地，各个输入电压被其自己的输入级——其用作跨导体——转换为对应 的电流。由于跨导体输出端子均连接到共用的输出节点（或差动实施方式 中的节点对），来自差动跨导体的电流通过“点（dotting）”来求和，积 分时间间隔期间在输出节点（或节点对）上的放电速率代表多个输入信号 （通过其相应的输入级的跨导来加权）的数学相加。通过这种方式，模拟 数字求和可以以由电流积分电路使能的高功率效率实现。

电流积分求和器的功率效率特别有利的一个重要应用为决策反馈均衡 器（DFE）的设计，其用于改进每秒多吉比特串行数据的接收。由于有限 的信道带宽，在串行链路上传送的电脉冲（代表比特）在多于一个的单位 时间间隔（UI）上拓宽，所接收的信号受到符号间的干扰（ISI）的影响。 DFE背后的基本构思为，一旦数据比特已经被正确识别为1或0，其与数 据流中的后面的比特的ISI能从信道响应来确定，因此能被补偿。DFE通 过这样的方式实现这种补偿：将先前决策的比特以适当的延迟和接头加权 （H1，H2，……，HN）进行反馈，于是，其用模拟求和放大器加到所接 收的输入信号。H1接头代表比被检测到的当前比特早一个UI的数据比特 所贡献的ISI，H2接头代表比当前比特早两个UI的数据比特所贡献的ISI， 以此类推。

如果接头加权的量值和极性适当地调节为与信道特性匹配，来自数据 流中的先前的比特的ISI将被抵消，当前比特能以低的比特错误率（BER） 由数据限幅器来检测。接头加权的调节能通过适当的自适应算法自动或手 动地进行。DFE超越于简单的线性均衡器的基本优点在于，ISI在不放大 噪音或串扰的情况下得到补偿。DFE的主要缺点在于其功率耗散，这减小 了串行链路的能量效率。由于单个积分电路可包含上百个串行链路接收器， 高的能量效率对于满足现代系统中的I/O功率预算来说是实质性的。由于 模拟求和放大器是DFE中对功率最饥渴的电路块之一，采用电流积分求和 器能实现显著的功率节省。为此原因，电流积分求和器已经在许多近来的 DFE设计中使用。

然而，所有已知的电流积分DFE结构具有一个基本限制，随着数据速 率被推向更高的速度（例如高于20Gb/s），这将成为显著缺点。特别地， 该设计不能随着推测的DFE接头的数量的增多（这将在这样的数据速率下 变得有必要）很好地成比例缩放。在没有推测的情况下（有时在文献中称 为“循环展开（loop-unrolling）”），H1接头位置的ISI补偿需要数据比 特被决策，用适当的加权反馈，并在仅仅一个UI中与模拟输入信号准确 求和（但是在实际中，一旦将决策作出锁存器的设置时间考虑在内，小于 一个UI）。即使在最新的深亚微米CMOS技术中，这种时间限制变得难 以满足高于10Gb/s的数据速率。为了放松这种时间限制，引入推测。

图4为本发明的原理可应用的使用电流积分求和器和第一接头预测的 半比率M接头DFE（决策反馈均衡器）电路40的框图。电路40包含： DFE块41，其包含用于产生加权接头H2-HM的反馈逻辑；电流积分求和 器块42和42；决策作出锁存器块44和45；多工器M1和M2。当使用电 流积分求和器42和43时，半比率结构是方便的选择，因为时钟信号CLK 能被布置为使得用于检测偶数数据比特的电流积分求和器42在用于检测 奇数数据比特的电流积分求和器43被复位时进行积分，反之亦然。使用第 一接头推测，H1接头不被作为动态信号反馈到电流积分求和器42、43。 相反，用块42中的电流积分求和器42A/42B的并联对，+H1和-H1二者 作为静态信号被加到模拟输入信号（Rx输入）。由于数据流中的前面的比 特具有仅仅两个可能的值（0或1），这些并联路径中的一个代表ISI的正 确补偿，故对应的决策作出锁存器（块44中的44A或44B，块45中的45A 或45B）能以低的BER检测数据。在时间上稍晚地，一旦先前的比特已知、 可用，先前的比特用于选择MUX M1（在偶数DFE半部的情况下）和Mux  M2（在奇数DFE半部的情况下），使得用正确的ISI补偿值检测的数据 比特作为DFE的有效输出被读出。

在图4的结构中，DFE接头的剩余部分（H2到HM）作为动态信号 （不推测）被反馈到电流积分求和器42和43。这常常是实际设计选择， 因为对这些接头进行反馈的时间限制不像H1时间限制那么紧。例如，闭 合H2反馈环可用的时间最大为两个UI。

在使用电流积分求和器的DFE中，所有的DFE接头（无论推测还是 动态）典型地被实现为注入积分器的输出节点的电流。这种设计方法在图 5中详细示出，其为图4的DFE结构的偶数半部的两个电流积分求和器42A 和42B的实施例的晶体管层次的原理图。电流积分求和器42A和42B包含 具有电阻性源极负反馈RD的相应的输入级50、51，用于所接收的输入电 压到漏电流的线性转换，该电流在积分时间间隔内对输出节点进行放电。 DFE反馈功能在分别具有简单的差动对52/54和53/55的电流积分求和器 42A和42B中实现，其用作将尾电流I_H1、I_H2、……、I_HM指向（steer） 正输出节点INTOUTP1、INTOUTP2或负输出节点INTOUTN1、 INTOUTN2的电流开关。DFE接头系数的量值与这些尾电流成比例，其 常常用电流数字模拟转换器（I-DAC）来设置，以便使得数字可编程性成 为可能。对于DFE接头H2到HM，电流指向的极性由先前检测的数据比 特H2、H3、……、HM高速动态控制。

另一方面，推测性DFE接头H1永不被切换。对于求和器42A，H1 接头的差动对52总是被硬布线为将正的差动电压（+H1）加到积分器输出。 对于求和器42B，H1接头的差动对53总是被硬布线为将负的差动电压 （-H1）加到积分器输出。输出缓冲器56、57（例如与图1的相类似的CML 缓冲器）是视情况可选的元件，但有助于对呈现到决策作出锁存器的输入 的共模电压进行稳定化，这改进了锁存器性能（例如灵敏度）。

注意图4、5所示的DFE结构和电路的关键点在于，对于各个推测（并 联）路径使用分立的电流积分求和器。如图5清晰地示出的，硬件开销是 当仅仅推测第一接头时的两个因素之一。由于电流积分求和器的功率效率 相对较高，两种开销中的这一因素在这些设计中并不会成本高得令人不敢 问津。不巧的是，并联路径的数量随着推测性接头的数量（S）指数增长（2^S）。 例如，为了满足25-28Gb/s的数据速率的DFE时间要求，变得有必要推测 至少最初两个DFE接头（H1和H2）。使用所讨论的传统方法，这可能需 要每个DFE部分（半比率结构具有两个这样的部分，而四分之一比率结构 具有四个这样的部分）四个电流积分求和器。如果想要推测最初的三个 DFE接头（H1，H2，H3）——其可进一步放松时间限制并允许DFE反馈 逻辑的更具功率效率的实现，将会需要每个DFE部分八个电流积分求和放 大器。这么多求和放大器的面积成本对于大多数应用将是不可接受的。另 外，对将DFE反馈信号承载到这么多求和放大器所需要的所有布线进行驱 动将会带来过大的功率耗散。因此，传统的电流积分DFE设计不能容易地 按比例缩放到具有远高于1的S的值的结构。

概念上，这种按比例缩放问题可通过实现不在电流积分求和器自身之 中的各个推测路径中需要的DC偏移来解决，但具有放置在电流积分求和 器和与该推测路径相关联的决策作出锁存器之间的分立的“偏移求和器”。 图6为半比率M接头DFE结构60的框图，其类似于图4中的，但是，其 中，第一接头推测用分别将+H1或-H1加到电流积分求和器62、63的输出 的偏移求和器64和65来实现，其仍然负责将动态接头H2-HM加到所接 收的模拟输入信号（Rx输入）。在各个DFE半部中，仅仅有一个电流积 分求和器62、63，其驱动用于推测的多个（在这种情况下为两个）并联路 径。如果需要推测更多的接头，块64、65中的偏移求和器的数量可能不得 不增多，但仍可能为仅仅一个电流积分求和器62、63（每个DFE半部）。 上面阐释的按比例缩放问题可被解决，只要偏移求和器电路64、65能在功 率、面积和复杂性方面以最小成本实现而不会使DFE的最大数据速率劣 化。

设计满足这些要求的实际偏移求和器是一项关键性的挑战，传统的电 路技术全具有大的缺点。尽管偏移求和器可实现为分立的线性放大器级（例 如不基于电流积分的DFE中使用的电阻器加载求和放大器），许多这样的 级的功率耗散可能大大超过电流积分求和器的功率耗散，故电流积分方法 的原始功率效率优点将会丧失。

另一种选择可以为将阈值调节能力加到决策作出锁存器自身，因为锁 存器的限幅水平的调节在数学上等价于将DC偏移加到其输入信号。尽管 功率和面积上的成本可能较小，由于锁存器内的阈值调节电路向敏感节点 增加了寄生电容，将这一额外功能加到锁存器倾向于牺牲其性能（例如时 钟-Q延迟）。因此，这一方法将会使得锁存器可被提供时钟的最大频率劣 化，对于被设计为以最大时钟速率（例如25-28Gb/s）运行的DFE来说不 是优选选择。

相反，这里所讨论的本发明的示例性实施例提供了具有功率效率的方 法，其用于在所接收的数据信号被施加到决策作出锁存器的输入端子之前 将一个或多于一个的DC偏移电压直接加到单个电流积分求和器的输出。 由于锁存器自身不被修改，其高频性能不被牺牲。因此，本发明的示例性 实施例能应用于解决电流积分DFE结构的按比例缩放问题。本发明还在用 于其它应用时提供了优点，如下面所讨论的那样。

图7A为根据本发明的示例性实施例的电流积分放大器的原理电路图。 特别地，图7A示出了电流积分放大器70，其具有输入放大器级71和连接 到输入放大器级71的输出YP/YN的输出偏移电路72。输入放大器级71 包含由晶体管对M0/M1构成的差动放大器73、负反馈电阻器RD、尾电 流源I_BIAS。差动晶体管对M0/M1的栅极端子（分别为节点AP和AN）为 接收作为输入的差动电压的差动输入。晶体管M0和M1的漏极分别连接 到输入放大器级71的输出节点YN和YP。晶体管M0和M1的源极连接 到负反馈电阻器RD以及相应的尾电流源I_BIAS。负反馈电阻器RD提供电 阻性源极负反馈，用于改进放大器响应的线性性。尾电流源I_BIAS产生用于 对差动放大器级71进行DC偏置的偏置电流。输入放大器级71还包含第 一复位电路74，其包含一对PMOS开关M2和M3。第一复位电路74连 接在输入放大器级71的输出节点YP/YN和电源节点VDD之间。时钟信 号CLK驱动各个PMOS开关M2、M3的栅极。

输出偏移电路72包含一对串联电容器CP/CN，其连接在输入放大器 级71的相应的输出节点YP/YN和电流积分放大器电路70的相应的输出节 点ZP/ZN之间。输入放大器级71的输出节点YP、YN通过相应的串联电 容器CP、CN电容性地耦合到电流积分差动放大器70的输出节点ZP、ZN。 输出偏移电路72还包含：开关电路75，其包含一对PMOS晶体管M4/M5； 偏置电压电路76，其包含第一与第二偏置电压源VN和VP。开关电路75 的PMOS开关M4、M5串联连接在电流积分放大器电路70的相应的输出 节点ZN、ZP和相应的第一与第二可变偏置电压源VN、VP之间。

使用图7A的电路拓扑，非零电压存储在串联电容器CP、CN两端之 间，故节点ZP、ZN上的电压为节点YP、YN上的电压的电平移位版本。 如果存储在串联电容器CP、CN两端之间的电压不均衡，节点ZP、ZN上 的电压将会表现出差动DC偏移，其加到输入放大器级71的输出YP、YN。 当时钟信号CLK处于逻辑“低”值时，存储在串联电容器CP、CN两端 之间的电压（因此为节点ZP、ZN上的DC偏移）在电流积分放大器70 的复位阶段中被设置为希望的值，如现在将在下面参照图7B进一步详细 阐释的那样。

图7B示出了示例性波形图，该波形图示出了图7A的电流积分放大器 70的运行模式。在图7B中，波形（a）示出了输入到PMOS开关M2、 M3、M4、M5的栅极的时钟信号CLK，波形（b）示出了输出节点YN、 YP上的电压波形，波形（c）示出了输出节点ZN、ZP上的电压波形。在 “复位”阶段期间，当时钟信号CLK变为逻辑“低”时，图7A中的各个 PMOS开关M2、M3、M3、M4被“开通”。结果，节点YP、YN被上 拉到正电源电压VDD，节点ZP、ZN分别连接到偏置电压源VP、VN。 这使得串联电容器CP充电到VP-VDD，串联电容器CN充电到VN-VDD。 节点ZP/ZN上的差动DC偏移等于VP-VN（存储在串联电容器两端间的 电压之间的差）。

接着，在“积分”阶段期间，当时钟信号CLK变为逻辑“高”时， 图7A中的各个PMOS开关M2、M3、M4、M5被“关断”，由此将输出 节点YP、YN从电源电压VDD断开，并将输出节点ZP、ZN从偏置电压 源VP、VN断开。结果，输入差动对73的晶体管M1、M0的漏电流分别 对输入放大器级71的输出节点YP、YN上的电压进行放电。由于输出节 点ZP、ZN从偏置电压源VP、VN断开但仍通过相应的串联电容器CP、 CN电容性耦合到相应的节点YP、YN，节点ZP、ZN上的电压分别跟随 节点YP、YN上的电压的向下移动。

在“积分”阶段结束时，节点ZP/ZN上的差动电压将会反映在节点 YP/YN上产生的差动电压，但仍以在复位阶段中建立的DC偏移不同。因 此，如果另一电路的输入连接到节点ZP、ZN，该电路将会接收电流积分 放大器70的输出，其中具有希望加入的DC偏移。注意，节点ZP、ZN 上的寄生电容产生电容分压器，使得这些节点上的输出脉冲的量值衰减。 这种衰减能通过将串联电容CP、CN的值选择为比寄生电容（包括连接到 节点ZP、ZN的另一电路的输入电容）大几倍来最小化。

当输入放大器级71的输出YP/YN上存在零（在这种情况下，差动） 信号时，在电流积分放大器70的复位阶段中对串联电容器CP、CN进行 充电和放电的过程确保了存储在串联电容器CP、CN上的电压独立于在电 流积分放大器70的输入放大器级71上接收的输入信号。由于存储在串联 电容器CP、CN上的电压不受到输入信号的调制，希望的DC偏移被加到 电流积分放大器的输出而没有失真。充电/放电的这种定时对于减小功率耗 散来说也是有利的。

由于节点YP、YN（串联电容器CP、CN的第一端子）每个周期返回 到正电源电压VDD，由此可见，一旦串联电容器CP、CN已经充电到其 希望的电压，节点ZP、ZN（串联电容器CP、CN的第二端子）也将返回 到其希望的水平，即使不开通连接到VP、VN的PMOS开关M5、M4。 事实上，连接到相应的偏置电压源VP和VN的PMOS开关M5和M4仅 仅需要供给足够的电流以恢复泄漏丧失的电荷。结果，PMOS开关M5和 M4可相当小，偏置电压源VP和VN能具有相对较高的输出阻抗。这允许 放电电路用小的功率耗散实现，PMOS开关M5和M4的小尺寸使得节点 ZP和ZN上的寄生负载最小化。如果PMOS开关M5和M4小，且偏置 电压源VP和VN具有相对较高的输出阻抗，每当VP或VN被改变时，节 点ZP/ZN上的DC偏移稳定化可花费多个积分器周期。这在不需要DC偏 移调节的快速修改的大多数应用中是可以很好地接受的。因此，图7A的 电路拓扑提供了以功率消耗的低成本将DC偏移加到电流积分放大器的输 出的方式。

图8为根据本发明的示例性实施例用于产生在图7A的电流积分放大 器中使用的DC电压VN和VP的可数字编程偏置电路的原理电路图。特 别地，图8示出了包含I-DAC电路80、电阻器R和电容器CD的图7A的 可变偏置电压电路76的示例性实施例。使用图8所示的电路76，通过在 连接到正电源VDD的电阻器R两端之间建立电压降，产生电压VP和VN。 为了提供数字可编程性，通过电阻器R牵引的电流IP和IN用多个I-DAC 80来数字地设置。由欧姆定律，VN=VDD-IN·R，VP=VDD-IP·R。

由于这些偏置电压源不需要低的输出阻抗，R能具有高的值，IP和IN 能为小电流。图8所示的电容器CD为视情况可选的特征，但能被实现为 用作保护VP和VN免受扰动影响的解耦合元件。在图8所示的一个示例 性实施例中，电路76产生的偏置电压VP和VN被参考到（be referenced to） （以及被解耦合到）正电源电压VDD。在另一示例性实施例中，电阻器R 能被连接到地，使得偏置电压VP和VN可以地为参考 （ground-referenced）。在这种情况下，I-DAC80可被选择为电流IN和 IP的源（而不是阱）。

将会明了，这种将单个DC偏移加到电流积分放大器70的输出的方法 （例如图7A所示的）提供了超越图5的将DC电流直接注入电流积分放 大器输出节点的传统解决方案的优点。例如，通过升高（或降低）偏置电 压VP和VN二者，图7A的节点ZP和ZN上的共模电压能够相对于节点 YP和YN的升高（或降低）（即电流积分放大器自然产生的共模）。这种 额外的灵活性允许节点ZP和ZN上的共模被设置为使得连接在节点ZP和 ZN上的后续电路的性能（例如灵敏度）最优化的值。功率耗散也可降低， 如果产生VP和VN的电路中消耗的电流低于传统解决方案所注入的电流 的话。

将会明了，图7A所示的示例性电路拓扑能被扩展为将多个DC偏移 加到单个电流积分放大器的输出，如图9的示例性实施例所示的那样。特 别地，图9为根据本发明另一示例性实施例的电流积分放大器90的原理电 路图，其具有用于产生有着不同DC偏移的多个差动输出的串联电容器。 除了图9的电路90包含多个并联输出偏移电路级S1，……，Sm以外，其 中各个级类似于图7A所示的输出偏移电路，图9的电流积分放大器90类 似于图7A的电路70，这是因为电流积分放大器90具有类似于图7A的输 入放大器级92。

具体而言，在图9的这种差动电路实施方式中，输入放大器级92的输 出节点YP和YN通过m对串联电容器CP1/CN1、CP2/CN2、……、 CPm/CNm连接到m对节点ZP1/ZN1、ZP2/ZN2、……、ZPm/ZNm。存 储在各对串联电容器CP1/CN1、CP2/CN2、……、CPm/CNm两端之间的 电压决定了节点ZP1/ZN1、ZP2/ZN2、……、ZPm/ZNm上的DC差动偏 移。如同在图7A的示例性电路实施例中一样，当时钟信号CLK处于低值 时，在电流积分放大器90的复位阶段中，串联电容器CP1/CN1、 CP2/CN2、……、CPm/CNm两端之间存储的电压被设置为希望的值。在 块92、94中的所有PMOS晶体管被“开通”的情况下，节点YP和YN 被上拉到正电源电压VDD，节点ZP1/ZN1、ZP2/ZN2、……、ZPm/ZNm 被连接到相应的偏置电压源VP1/VN1、VP2/VN2、……VPm/VNm。

例如，在第一输出偏移电路级S1中，PMOS晶体管M5和M4被开通， 以便将节点ZP1和ZN1连接到偏置电压源VP1和VN1。与之一起地，连 接到节点ZP1和ZN1的串联电容器CP1和CN1、偏置电压源VP1与VN1 及其相应的PMOS开关M5、M4构成用于节点ZP1和ZN1的“输出偏 移电路”。类似地，连接到节点ZP2和ZN2的串联电容器CP2与CN2、 偏置电压源VP2与VN2及其相应的PMOS开关构成用于节点ZP2和ZN2 的“输出偏移电路”（级S2），以此类推。由于各个输出偏移电路级S1、 S2、……、Sm包含其自己的专用开关电路（75-1、75-1、……、75-m）和 偏置电压源（76-1、76-2、……、76-m），节点ZP1/ZN1、ZP2/ZN2、……、 ZPM/ZNM上的DC差动偏移能够独立地设置。

图9所示的电路的一种可能的应用为闪速（flash）模拟到数字转换器 （ADC）的功率高效实施方式。在闪速ADC中，多个（m个）二进制比 较器用于将模拟输入信号与m个阈值水平进行比较。在大多数情况下，阈 值水平被均匀地间隔开，水平之间的间隔决定了ADC的最低有效位（LSB） 大小。驱动多个比较器的组合输入电容在闪速ADC中是一项重大挑战， 典型地，大的功率在为此任务设计的放大器（缓冲器）中消耗。能够获得 显著的功率节省，如果m个比较器由图9的电流积分放大器90直接驱动 的话。具体而言，第一比较器的输入可被连接到ZP1/ZN1，第二比较器的 输入可被连接到ZP2/ZN2，以此类推。通过调节VP1/VN1、VP2/VN2、……、 VPm/VNm，各个比较器的输入牵涉的阈值（input-referred threshold）可 被设置为希望的水平，使得对应的差动DC偏移被加到节点ZP1/ZN1、 ZP2/ZN2、……、ZPm/ZNm的电压。特别地，这些差动DC偏移能被设 置为均匀间隔的值，相距一个LSB。

图10为根据本发明的示例性实施例的用于具有两个推测接头的M接 头DFE的电流积分求和器的原理电路图。特别地，图10原理性地示出了 电流积分求和器1000，其包含：输入放大器级1010；反馈接头电路1020， 其将动态DFE反馈接头（H3-HM）加到所接收的数据信号；多个输出偏 移电路1030（级S1，……，S4）。输出偏移电路1030将推测接头（例如 H1，H2）加到输入放大器级1010的输出节点（INTOUTP/INTOUTN）， 作为DC偏移。输出偏移电路1030类似于关于图9所讨论的输出偏移电路 94。将会明了，图10的示例性实施例基于上面关于图6所讨论的结构方式。

在图10的具有两个推测接头的示例性实施例中，使用输出偏移电路的 四个级S1、S2、S3、S4。各个输出偏移电路S1、……、S4中的串联电容 器对CP1/CN1、……、CP4/CN4用于将输入放大器级1010的输出节点 （INTOUTP/INTOUTN）电容性耦合到驱动四个决策作出锁存器的四个输 出缓冲器（1032-1、……、1032-4）的一个。输出缓冲器（1032-1、……、 1032-4）为视情况可选的元件，其帮助对呈现到决策作出锁存器的输入的 共模电压进行稳定化。

在输出偏移电路S1、……、S4的一个之中，偏置电压源被设置为， 加到输入放大器级1010的输出（INTOUTP/INTOUTN）的DC差动偏移 等于H1+H2。类似地，由其他的三个输出偏移电路加到输入放大器级1010 的输出（INTOUTP/INTOUTN）的DC差动偏移等于H1-H2、-H1+H2、 -H1-H2。H1和H2的值能被调节为（通过自适应算法自动或手动地）使得 DFE的各个推测路径接收适当水平的ISI补偿。

另外，在各个推测路径中加入的DC偏移能被进一步调节为修正决策 作出电路的输入牵涉的偏移（例如由于随机的不匹配）。如同任何推测DFE 结构中一样，放置在决策作出锁存器（图中没有示出）之后的MUX用于 选择用ISI补偿的正确值检测的数据比特，一旦先前的两个比特已知且可 用的话。

注意，在图10的示例性实施例中，用于驱动输入级1010（其用于将 输入放大器级1010的输出节点（INTOUTP/INTOUTN）复位为电源电压 VDD）中的PMOS开关M2、M3的时钟信号CLK不同于用于驱动输出 偏移电路1030（其用于将串联电容器的右侧连接到偏置电压源）的每一个 中的开关M4、M5的时钟信号CLK’。在一个示例性实施例中，时钟信 号CLK和CLK’彼此同相，但时钟信号CLK’的下降沿被适当的延迟或 门控电路相对于时钟信号CLK的下降沿延迟。现在将参照图11A阐释这 种时钟定时协议的优点。

图11A示出了示例型波形图，该波形图示出了图10的电流积分求和 器的运行模式。在图11A中，波形（a）示出了输入到PMOS开关M2、 M3的栅极的第一时钟信号CLK，波形（b）示出了输入到PMOS开关 M4、M5的第二时钟信号CLK’，波形（c）示出了输入放大器级1010 的输出节点（INTOUTP/INTOUTN）上的电压波形。串联电容器CPi/CNi 中存储的电压在电流积分求和器的复位阶段中被设置。由于优选为输出偏 移电路1030内的放电电路使用小的PMOS晶体管（开关）M4、M5以及 相对较高阻抗偏置电压源，重要的是保护这种电路免受可能在小PMOS晶 体管（开关）M4、M5开通而在输入放大器级1010的输出节点 （INTOUTP/INTOUTN）上仍然存在显著的剩余差动电压时发生的扰动的 影响。如果被扰动，这种低功率放电电路可能慢到不能在复位阶段结束时 恢复。

如图11A所示，CLK和CLK’下降沿之间的偏斜（skew）提供了“保 护性延迟”，其确保来自前一积分周期的大部分积分电压已经在时钟信号 CLK’变低前擦除，并将串联电容器连接到偏置电压源（借助小PMOS 开关M4、M5）。这改进了在串联电容器两端之间存储的电压能被设置的 准确性。特别受欢迎的是，存储在串联电容器上的电压独立于所接收的数 据信号，以便防止ISI和基线漂移的问题，该问题使得串联链路接收器的 性能劣化。

即使在CLK和CLK’之间的偏斜提供的“保护性延迟”的情况下， 还可能存在另一种效应，其妨碍串联电容器的准确放电。在许多电流积分 放大器（或求和器）中，包括这里介绍的所有示例性电路，流经输入级的 偏置电流不在复位阶段被截止。由于用于将输入放大器级1010的输出节点 （INTOUTP/INTOUTN）上拉到正电源电压VDD的PMOS晶体管M2、 M3具有非零的开通电阻，在复位阶段期间，IR降在这些PMOS晶体管的 两端之间存在，故串联电容器的左侧不被完全上拉到正电源电压VDD。输 入放大器级1010的输出节点（INTOUTP/INTOUTN）的这种不完整复位 改变了在串联电容器两端之间存储的电压。

另外，由于不完整复位引起的误差是依赖于数据的，因为其随着施加 到输入级的电压而变化。如果大的差动输入被施加到输入级，来自输入级 的漏电流将会高度不均衡，并将在用于复位的PMOS晶体管M2、M3上 产生大的不同IR降。在这种情况下，输入放大器级1010的输出节点 （INTOUTP/INTOUTN）将被复位到不同的电压等级，如图11B所示的 示例性波形图所示。在图11B中，波形（a）示出了输入到PMOS开关 M2、M3的栅极的第一时钟信号CLK，波形（b）示出了输入到PMOS开 关M4、M5的第二时钟信号CLK’，波形（c）示出了输出节点 INTOUTP/INTOUTN上的电压波形。图11B的波形（c）示出了在低于 VDD的不同水平复位的输出节点INTOUTP/INTOUTN上的电压。由于存 储在串联电容器两端之间的确切电压是依赖于数据的，不希望的ISI被加 到所接收的数据信号。由于各个输出偏移电路内的放电电路相对较弱，ISI 具有长的时间常数（类似于基线漂移）。与输入放大器级1010的输出节点 （INTOUTP/INTOUTN）的不完整复位相关联的误差能通过用图12所示 的修改实施例替换图10的输出偏移电路1030来避免。

特别地，图12为根据本发明另一示例性实施例的输出偏移电路1230 的原理电路图，其包含增强复位电路1232，用于在不完整积分器复位的运 行条件下在串联电容器两端之间建立准确的电压。在图12的示例性实施例 中，如输出偏移电路1230的第一级S1所示，复位电路1232包含由CLK_B （CLK的补码）驱动的PMOS晶体管M10、M11（串联开关），其分别 串联连接在输出节点INTOUTP/INTOUTN和串联电容器CP1、CN1之间。 另外，如图12进一步地示出的，复位电路1232包含连接在电源节点VDD 和输出节点VSWP1之间的PMOS开关M12、连接在电源节点VDD和输 出节点VSWN1之间的PMOS开关M13、连接在输出节点VSWP1和 VSWN1之间的PMOS开关M14。PMOS开关M12、M13、M14由时钟 信号CLK驱动。

在积分阶段中，PMOS晶体管M10、M11被开通，使得电流积分放大 器（或求和器）的输出脉冲经过串联电容器CP1、CN1，如上面关于例如 图7A、图9的示例性实施例所讨论的那样。然而，在复位阶段中，这些 PMOS晶体管M10、M11被关断，使得节点VSWP1/VSWN1（或者更一 般地，对于第i个输出偏移电路的节点VSWPi/VSWNi）从积分器输出节 点INTOUTP/INTOUTN断开。同时，由时钟信号CLK驱动的PMOS开 关M12、M13、M14开通，其将节点VSWP1/VSWN1上拉到正电源电压 VDD。由于没有偏置电流流经这些PMOS晶体管M12、M13、M14，节 点VSWP1/VSWN1被复位到正电源电压VDD的准确度不受IR降限制。

图12的输出偏移电路1230的节点对VSWPi/VSWNi的这种准确复位 在图13所示对于此电路的示例性波形图中示出。在图13中，波形（a）示 出了输入到PMOS开关M12、M13、M14的栅极的第一时钟信号CLK， 波形（b）示出了输入到PMOS开关M4、M5的第二时钟信号CLK’， 波形（c）示出了节点INTOUTP/INTOUTN上的电压波形，波形（d）示 出了节点VSWPi/VSWNi上的电压波形。如图13所示，即使是在复位阶 段中节点INTOUTP/INTOUTN上存在显著的非零差动电压时，节点 VSWPi/VSWNi的复位不受影响且完整。通过开通直接连接在VSWPi和 VSWNi之间的PMOS晶体管M14，进一步确保节点VSWPi/VSWNi（在 串联电容器的左侧）上的可忽略的差动电压误差。

图13所示的此实施例的另一优点在于节点VSWPi/VSWNi上的寄生 电容典型地远远小于节点INTOUTP/INTOUTN上的，故节点 VSWPi/VSWNi的复位显著快于节点INTOUTP/INTOUTN的复位。因此， 仅仅需要小的“保护性延迟”（CLK和CLK’之间的偏斜）来确保串联 电容器以高准确度被放电，几乎没有ISI被加到所接收的数据信号。

本领域技术人员将会容易地想到所公开的实施例的其他直接修改和变 型，例如将NMOS晶体管变为PMOS型，反之亦然。这些修改和变型没 有脱离本发明的精神和范围。

本发明的进一步的实施形态提供了电流积分放大器电路，其能用在具 有多种模拟和数字积分电路的集成电路芯片（chip）中。特别地，集成电 路裸片（die）能制造为具有电流积分放大器电路和其他的半导体装置，例 如构成模拟和/或数字电路的场效应管、双极晶体管、金属氧化物半导体晶 体管、二极管、电阻器、电容器、电感器等。电流积分放大器电路能在半 导体衬底上或在半导体衬底中形成，裸片还包含衬底。根据本发明的集成 电路能用在应用、硬件和/或电子系统中。用于实现本发明的合适的硬件和 系统可包括但不限于个人计算机、通信网络、电子商务系统、便携通信装 置（例如蜂窝电话）、固态介质存储装置、功能电路等。具有这些集成电 路的系统和硬件被认为是本发明的一部分。在给出这里提供的本发明的教 导的情况下，本领域普通技术人员将能够想到对本发明的技术的其他实现 方式和应用。

尽管这里已经参照附图介绍了本发明的示例性实施例，将会明了，本 发明不限于这些精确的实施例，在不脱离所附权利要求书的范围的情况下， 本领域技术人员可作出多种其他的修改和改变。